底部填充胶 (Underfill) 怎么选？从芯片级封装到玻璃基载板的空洞与应力控制

摘要 (Executive Summary)

底部填充胶 (Underfill) 的良率门槛已经落在低 CTE、高 Tg、高导热与空洞控制的联合最优上，单项参数登顶不足以支撑千瓦级封装的量产良率。

生成式 AI 的训练与推理负载，把算力芯片的性能瓶颈从晶体管密度推向封装内部的互连密度与热机械边界。CoWoS 系列 2.5D 平台把逻辑裸片与多颗高带宽内存 (HBM) 并排集成，微凸点节距从数十微米向 5 μm 收缩，单颗加速器的热设计功耗越过千瓦级，底部填充胶 (Underfill) 随之从填充辅材升级为决定良率与寿命的结构材料。它的验收判据不再只是流动与填充，而是空洞率、界面应力、翘曲与长期热循环寿命的联合最优。峻茂新材料以 CTE 13 ppm/°C、Tg 150 °C、6 W/m·K 与 32 MPa 的配方组合，覆盖从芯片级小间隙到面板级玻璃基载板的整条尺度轴，把每一段的约束落成可核对的选型判据与工艺窗口。

核心参数对比

下表把峻茂底填系列与行业常规辅助胶的关键指标并列，便于在评审阶段快速定位差距：

底填命题：算力封装把辅材推成结构材料

半导体产业的性能叙事正在从把晶体管做小，转向把多颗裸片高密度地拼装起来。单次曝光的掩膜版面积上限停留在约 26 mm × 33 mm（约 850 mm²），继续放大单颗裸片会让良率随面积呈非线性下跌，行业因此转向芯粒 (Chiplet) 拆分与先进封装，把不同工艺节点的计算、存储与 I/O 裸片在同一个封装体内重新组合。这条路线解决的第一个问题是良率，第二个问题是带宽，而两者最终都要落到界面材料上：能拼起来，不代表能在长期热循环里一直拼得住。

大尺寸 2.5D：局部硅桥成为主力形态

CoWoS 系列 2.5D 集成的主干，已经从整片硅中介层 (CoWoS-S) 与重布线层 (RDL) 中介层 (CoWoS-R)，转向把局部硅桥 (LSI) 嵌入有机载板的 CoWoS-L：用局部高密度互连换取大尺寸下的低翘曲，它因此成为大尺寸 AI 加速器放量的主力形态。中介层规格已从 3.5 倍掩膜版推进到 5.5 倍量级，可挂载的 HBM 堆叠随之增多；封装面积每上一个台阶，界面数量就成倍增加, CTE 失配的累积量同步放大，留给单个界面的容差被压得极薄，一层材料的膨胀率偏差就足以放大成可见的翘曲或分层。

这也是底填材料角色变化的分水岭。在传统倒装芯片封装里，底填的任务是在焊球之间完成填充并把应力摊开；在大尺寸 2.5D 封装里，它同时参与翘曲控制与热流路径构建，已经从辅料变成与芯片、基板并列的第三层结构。

三重约束同时收紧

对底部填充胶而言，同一个时间窗口内有三重约束在收紧。最直接的一重来自间隙：微凸点节距从 40 μm 量级向 10 μm 以下收缩，业界已经把约 5 μm 级凸点的键合与底填方案列入开发清单，毛细通道的等效水力半径随之下降。第二重来自温度梯度，单颗加速器的热设计功耗进入 1.5kW 至 2.5kW 区间，机柜功耗越过 200kW 并向兆瓦级推进，供电架构向 800V 高压直流演进，液冷冷板在带走顶盖热量的同时，也拉大了裸片与顶盖之间的温度梯度。第三重来自尺寸，大尺寸封装在回流焊与热循环中更容易翘曲，界面一旦分层，应力会立刻重排到焊点根部。

三重约束的交点，就是底填材料的工程窗口：它要在几十微米乃至更窄的缝隙里完成无空洞渗透，固化后又要以低 CTE、高 Tg 与足够强度把焊点从剪切应力里隔离出来。任何一项指标单独做到极限都不算难，难在它们在同一套配方里互相牵制，选型因此只能落在联合最优上。

失效机理：底填层要同时守住应力、空洞、离子与热通路

硅的 CTE 约 2.6 ppm/°C，有机基板约 15 至 20 ppm/°C，硅中介层与玻璃载板落在两者之间。封装体在无铅回流焊中经历 260 °C 峰值再冷却到室温，收缩步调的不一致累积出可观的剪切应力。若不干预，最先失效的通常是芯片边缘的微凸点，因为焊料体积越小，可承受的塑性变形余量越少，疲劳裂纹在同样的应变下会更快萌生。

应力再分布：把载荷从焊点摊到界面

底填胶沿芯片边缘点胶，靠毛细作用渗透到凸点阵列之间，固化后形成高模量交联网络，把原本集中在焊点上的剪切应力分摊到整个芯片与基板的界面，让焊点退回导电通道的本职。在移动终端与车载模块中，同一层胶体还要吸收跌落与振动带来的动态机械应力，这会明显抬高板级循环寿命。

模量并非越高越好。模量过高会把应力传递到脆弱的 Low-k 介质层与超薄裸片，模量过低则在热循环中无法维持结构刚性。储能模量 (storage modulus) 8 至 11 GPa 的区间被先进封装反复验证，正是它在应力传递与结构支撑之间给出的平衡点。对超薄堆叠裸片，选择低模量档位来吸收热失配应力同样是常见解法，取舍取决于封装的受力路径。峻茂把储能模量做成多档可选的配方平台，让受力路径不同的封装各取所需。

零空洞：位置比数量更关键

空洞是底填失效的第一诱因，但判定不该只看面积占比，更要看位置分布。落在焊点根部或互连通道上的空洞会直接切断热与电的通路，边缘的孤立微空洞往往只是工艺窗口的边缘提示。按 IPC-7095 的判定逻辑，面积占比与位置必须联合评估，才能判断是否需要停工复盘，单看总空洞率会漏掉真正的风险。峻茂在量产窗口内把空洞面积占比控制在 1% 以内，并要求空洞不落在焊点根部与互连通道上；按 −50 至 125 °C、1000 次热循环口径复核，界面空洞面积占比的增幅仍低于 0.5%，焊点根部未出现新生空洞。

复盘先量化再归因：确认空洞的面积占比与位置后，再反推主导成因。基板边缘弥散的空洞指向预热不足造成的气体包裹，沿汇流前沿成线的空洞指向点胶路径提前封死排气口，焊盘附近的空洞指向助焊剂残留改变表面张力而阻碍润湿。当凸点节距压到 5 μm 量级，这三类成因被同时放大，助焊剂的清洗与残留控制会直接决定能否量产。这与混合键合对界面洁净度的苛刻要求同源，只是底填面对的是有机与无机混杂的界面，可用的工艺窗口更窄。

密封与离子屏障

封装体内部的微隙是湿气与离子迁移的通道。固化后的底填层必须建立连续的密封界面，阻断水汽路径，防止高偏压下发生电化学迁移导致绝缘失效。量化指标是可迁移离子含量，通常以离子色谱控制 Na⁺ 与 Cl⁻ 的浓度。对长期在高温高湿环境服役的车载与工业模块，离子含量与吸水率往往比初始强度更能决定寿命，因为强度衰减是渐进的，而绝缘失效往往是突发的。

辅助热传导

高功率密度封装中，凸点阵列之间的空隙是热流的不良通道。导热型底填胶把空隙填成低热阻通路，配合顶盖与冷板方向的主散热路径，可以降低裸片结温并把热点摊开。散热侧的演进正在抬高这项能力的价值：加速器功耗突破千瓦级之后，风冷方案被逐步排除，冷板式直接液冷成为基础配置，界面热阻因此成为决定持续算力是否降频的变量之一。当同一个封装内既有高功耗计算裸片、又有对温度敏感的存储堆叠时，把热流摊平而不制造新的热点，往往比单纯提高局部导热系数更有效。峻茂的导热型底填，针对的正是把凸点阵列间的空隙从热瓶颈改写成热通路这一段。

峻茂底填材料的参数边界

针对不同制程需求，峻茂开发了多系列环氧基填充材料，覆盖绝缘、导热与耐高温等方向。以下四项指标决定了大尺寸加速器封装的选型边界，也构成了峻茂配方平台的取舍逻辑。

CTE：向硅与基板的综合膨胀率靠拢

大尺寸封装最怕翘曲，而翘曲的源头是各层材料 CTE 差值在温度变化中的累积。峻茂通过微纳米硅粉的高填充改性，把底填胶的 CTE 压到 13 ppm/°C，向硅芯片与有机基板的综合膨胀率靠拢。这项指标对焊点寿命的影响是数量级上的：CTE 越接近被粘接材料，热循环下的界面剪切应力越小，焊点疲劳裂纹的萌生被推迟。

CTE 的降低会反向抬高粘度。填料体积分数每上一个台阶，毛细流动阻力同步上升，因此 CTE 与流动性必须放进同一张工艺窗口评估，而不是各自取最优。这也是为什么高填充体系必须同时做粒径分布设计，而不是单纯堆填料含量。

Tg 与模量：在高负载区间保持刚性

玻璃化转变温度决定材料在什么温度之上失去刚性。峻茂高 Tg 系列底填胶的 Tg 达到 150 °C，显著高于芯片满载运行的结温区间，意味着持续高负载下材料仍处在玻璃态，能够稳定支撑焊点，不会因软化而塌陷。对长期高负载运行的加速器，这一点直接关系到焊点疲劳寿命能否维持在预期区间。

Tg 与 CTE 必须成对评估，割裂看待会掩盖真实的失效顺序。CTE 与硅失配时，热循环剪切应变逐次累积，界面先于强度指标开裂; CTE 匹配而 Tg 不足时，模量突变会在工作温区内改写应力分布，载荷路径重新分配，焊点由受保护区变为新的承力点，预留的应力余量随之耗尽。

导热：在流动性与热传导之间取平衡

高导热通常靠提高陶瓷填料含量实现，而填料含量上升会同时抬高粘度、CTE 与脆性。峻茂的导热型底填胶把导热系数做到 6 W/m·K——约为常规底填（0.2 至 1.0 W/m·K）的十倍量级，同时保持可流动的低粘度特性，在不牺牲毛细渗透能力的前提下提升热传导。这条平衡线需要在实验室反复标定：填料体系与粒径分布稍有偏移，流动性与导热就会此消彼长，产线上的毛细填充时间也随之波动，因此选型必须落到实测数据。

测试条件本身就会改变结论。底填胶的导热系数对压力与键合层厚度 (BLT) 高度敏感——BLT 越薄，填料网络越接近连续，测得的数值越高——样品之间的离散度常常大于配方之间的差异。评审要固定压力与 BLT 再比对，并把界面热阻、而不是材料导热系数，作为跨方案比较的最终判据。

粘接强度与低离子含量

底填胶通常被归类为非结构胶，但大尺寸芯片在热循环中会在界面处产生可观的剥离载荷，强度不足时分层会先于焊点疲劳发生。峻茂的配方在保持流动性的同时把剪切强度做到 32 MPa，高于同类产品常见的 10 至 15 MPa，配合低离子含量与低固化收缩率，界面在湿热与热循环的联合作用下更稳定。

峻茂配方矩阵：沿尺度递进的选型逻辑

底填选型可以收敛到三个物理量：间隙高度决定毛细流动的动力学窗口，封装面积决定 CTE 失配的累积量，产能节拍决定工艺余量还能留多少。三者沿封装尺度此消彼长——间隙越窄，流动窗口越紧；载具越大，可摊到单层的应力余量越少；节拍越快，留给工艺的调整余地越小。峻茂的配方矩阵按这条尺度轴组织，让每一段的约束都能落到可核对的材料动作上。

小间隙与高节拍：CSP、SiP 与倒装芯片的流动窗口

芯片级封装的凸点间隙已经压到 20 至 50 μm，材料要在这一尺度里同时满足低粘度、快流动与零溢胶，工艺窗口是整条尺度轴中最窄的一段。倒装芯片与晶圆级芯片尺寸封装的凸点间隙比传统 BGA 小一个量级，点胶温度下的粘度通常要落到 300 至 500 mPa·s 区间才能完成无空洞渗透。给胶端与基板端的温度因此成为关键变量：基板预热把胶体在接触瞬间推入低粘度区间, 30 μm 量级的窄间隙常见预热区间为 40 °C 至 80 °C，细间距倒装芯片的量产线会推到 100 °C 附近并配合喷嘴保温，进一步缩短填充行程时间。温度不是越高越好，过高会让胶体在填满之前凝胶，也会让挥发性组分提前汽化形成气泡，因此低应力配方通常配合 2 至 3 °C/min 的阶梯升温，先在较低温度完成流动，再升高温度建立交联网络。

SiP 与多裸片封装把难度再抬一级。同一块基板上并排放置逻辑、存储、电源管理与射频裸片，裸片之间的缝隙可窄至 100 μm 量级，每颗裸片的尺寸、间隙与周边结构都不同，往往需要两种以上的点胶路径。基板还紧邻焊盘、光学窗口与射频走线，胶体爬升到这些结构上就是直接失效，因此点胶精度与禁布区 (keep-out zone) 控制与材料本身同等重要。这一段的产能节拍同样苛刻，先进产线的目标已经压到每片基板 10 秒以内，非接触喷射点胶 (jet dispensing) 因此成为主流选择，它取消了针头升降行程，同时把单次给胶量稳定在亚毫克量级。峻茂在这一段提供多档粘度与流动性的底填系列，覆盖从倒装芯片到 SiP 模组的间隙范围，并以分阶段固化配合低 CTE 配方抑制固化翘曲。

大尺寸与细间距：CoWoS 级封装的翘曲与空洞控制

封装尺度放大之后，界面数量成倍增加，单层可用的应力容差被同步压缩。面向 AI 加速器的封装体已经进入 60mm 见方到 100mm 以上的区间，焊点数量可达数千到上万个，节距收窄到 0.4 至 0.8mm，单封装功耗进入千瓦级。封装体经 260 °C 无铅回流再冷却到室温，硅与有机基板之间收缩步调的差异会在整个封装尺度上累积，表现为封装四角上翘或中心下凹的翘曲；一旦翘曲超过焊球的共面度容差，就会形成难以在功能测试中暴露的虚焊缺陷。底填材料在这一段的作用是把微凸点从承力件变成导电通道，并用自身的收缩特性把界面应力摊平。

高带宽内存进入 HBM4 世代后，接口位宽翻倍到 2048 bit，堆叠层数继续向 16 层演进。JEDEC 在 JESD270-4 中把封装厚度上限从 720 μm 放宽到 775 μm，多出的 55 μm 把微凸点方案重新拉回可行区，主流存储厂因此继续以热压键合 (TCB) 配合批量回流模塑底填 (MR-MUF) 作为主干工艺，把更薄的裸片与更小的层间间隙压进同一份厚度预算。这套结构对底填材料提出的核心问题是协同收缩：堆叠体由多片薄裸片与模塑料构成，外围挂在硅中介层与有机基板之上，任何一层 CTE 的偏差都会在中介层边缘累积成翘曲。峻茂的做法是把 CTE 压到 13 ppm/°C、把 Tg 提到 150 °C，并同步收敛固化收缩率，让底填层的收缩与堆叠体的收缩在固化降温段尽可能同步。固化收缩率是这里的一阶变量，它决定固化残余应力是否会拉开脆弱的 Low-k 结构；对模塑底填路线，还要把模塑料与底填胶的收缩放在同一条曲线上核对，否则两者的收缩差会在层间界面形成新的应力集中。

细间距凸点把同一尺度的难度推向极限。产业链的最新动向显示，头部代工厂已要求材料与设备伙伴开发约 5 μm 级微凸点的键合与底填方案，而不是把 HBM 与中介层的接口直接切换到铜混合键合；行业公认的现状是 15 μm 以下的键合质量保证仍然困难，而真正卡住量产的往往不是凸点本身，而是能在该间隙下稳定实现无空洞填充的底填胶。5 μm 尺度下可用的毛细通道等效半径极小，无空洞填充、助焊剂残留清洗与键合对准一致性三个问题必须同时解决，任何一项失守都会在良率上成倍放大。峻茂针对这一尺度把配方重心从单纯降低粘度转向重构流动前沿：通过亚微米级球形粉体的多峰级配降低填料在剪切下的堆积阻力，配合表面改性的润湿调控，让流动前沿在窄缝中保持连续推进而不是间歇跳跃；同时以低 α 射线高纯填料控制软错误风险，并把可迁移离子含量压在低水平。对返修需求明确的模组，还应选择在目标温度下可软化的可返修档位，并把返修后的空洞判定与边界扫描验证一并写入工艺规范。

大载具填充：面积放大后的填充时间与界面附着

载具放大之后，底填的主要矛盾从填得进去转向填得均匀——晶圆级封装把载具换到 200mm 与 300mm 晶圆，面板级封装 (PLP) 再换成矩形面板，同一条点胶路径上的流动距离随规格拉长，毛细填充时间与胶量分布越来越难保持一致，留给胶体的窗口只剩凝胶之前的那一段；而重构载具的翘曲量级，又会直接影响叠在其上的重布线层对位精度。峻茂在这一方向的底填系列以多档粘度配合高速点胶窗口，把填充时间压在凝胶之前，并用低收缩配方抑制载具级翘曲。

玻璃基载板是这条路线上的另一条分支。玻璃化学惰性强，常规偶联体系难以形成稳定键合，玻璃通孔 (TGV) 与铜之间的界面在高温制程后容易出现附着衰减——这是底填胶在玻璃载具上最先暴露的问题，而不是峰值附着力不够。峻茂通过界面偶联与润湿性调控在玻璃与铜之间建立可靠附着，并保证高温制程后不脱层、不释气。大面积载具上的附着均匀性比峰值附着力更重要：局部的一处弱化，会在后续减薄或热循环里被放大成整片失效的起点。

跨尺度验证：光电共封装与系统级判据闭环

把底填材料放回整机，最严苛的验证场是光电共封装 (Co-Packaged Optics, CPO)。光引擎与交换 ASIC 共处同一基板之后，光路的亚微米对准容差开始由底填层来背书：底填胶在固化降温段的收缩会把耦合位置推离设计点，而光引擎既不能承受刚性传递过来的应力，又不允许界面在热循环中松动。低收缩与低模量由此从两个各自成立的指标，变成一组互相拉扯的约束，配方必须同时满足。这一方向已跨过概念验证，共封装光学的以太网交换机进入量产，光引擎与 ASIC 的异构集成把 PIC/EIC 对准、CTE 失配与光学端口洁净度一起压到材料端；峻茂在光电共封装与高速光模块上预留的低收缩、低模量应力缓冲方向，正是针对这组约束。

这类跨尺度工况也把验证方法推到台前。任何单一参数或单次测试都无法代表实际服役表现：导热系数要在目标压力与目标厚度下复核成界面热阻，空洞要按面积占比与位置联合判定，粘接强度要在热循环与湿热之后复测保持率。峻茂与客户在评审阶段就对齐这三组判据，让选型结论可以跨尺度复用，而不是每换一个封装形态就重做一遍试错。

选型判据速查

把前文机理按尺度区间压缩为可执行判据，供工艺工程师在评审阶段直接核对。

第一张表按尺度区间给出失效模式与判据的对应关系：

第二张表把关键指标换算为可执行的验收口径：

结语：从参数到良率

底部填充胶的价值从来不写在单个参数上。CTE、Tg、模量、粘度与导热之间存在真实的互相牵制，真正决定良率的是它们在同一个配方体系里的联合最优，以及在具体点胶与固化窗口下能否稳定复现。从芯片级模组到玻璃基载板，界面的数量在增加、尺寸在放大、温区在拉宽，留给材料的容差越来越薄。峻茂新材料作为研发与量产一体的高端材料制造厂，持续在低 CTE、高 Tg、高导热与低应力配方平台上投入，把应力管理、热传导与洁净度控制这几项底层能力做成可被客户验证的工程口径。

本文系峻茂新材料技术原创，未经授权禁止转载。