半导体封装胶怎么选？从固晶(Die Attach)、引线键合包封到 Flip-Chip 底部填充的全链用胶方案

摘要 (Abstract)

摩尔定律的性能增量，已经从硅片微缩迁移到封装架构上。AI 加速器把单封装功耗推入千瓦级, HBM4 用 2048-bit 接口和更高的堆叠层数换带宽, CoWoS 类 2.5D 封装把中介层面积推到 5.5 倍光罩尺寸，面板级封装与玻璃芯基板则把载板从圆形晶圆换成矩形面板。架构每跳一步，裸晶(Bare Die)与基板之间那层十几微米厚的界面就多背一层热力学与机械应力课题：一面是千瓦级功耗下持续攀升的热通量，另一面是数十微米尺度上 CTE 失配累积的剪切应力。传统封装材料在高频冷热冲击下很容易诱发芯片翘曲、引线断裂和界面分层。

本文由峻茂新材料(SCITEO)半导体封装材料团队整理，沿封装的核心物理链路逐层拆解：从固晶(Die Attach)的导电与绝缘双轨需求，到引线键合后的包封防护，再到倒装芯片(Flip-Chip)底部填充(Underfill)的毛细流体力学，并把三者串起来的点胶工艺单独拎出来讲。文章围绕 BLT（胶层厚度）控制、毛细溢胶抑制、微隙气泡消除，以及 Tg/CTE/模量三者的匹配关系，给出一组可以直接拿去核对的芯片封装胶选型与点胶工艺窗口。所有结论最终都收在同一件事上：热阻、收缩与模量必须同时成立，单一参数的极限堆砌换不来良率。

核心参数对比

下表把峻茂半导体封装胶与行业常规封装胶的关键指标并列，其中剪切强度对应 MIL-STD-883 芯片剪切规范，线收缩率对应 ISO 2577 固化浇铸树脂线性收缩规范:

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晶圆切割与固晶(Die Attach)：热、电与应力

半导体封装的第一步，是把切割后的脆弱裸晶(Die)固定在引线框架(Leadframe)或有机基板上。这一步看着只是把芯片粘住，实际上这层界面材料同时决定电气隔离、热通量传导和机械存活率，是整个封装结构的力学起点。到了异构集成时代，它的厚度公差、固化收缩和填料级配，会被上层几十颗芯粒与 HBM 堆叠逐级放大。

银胶的导电与导热双通道

对于功率器件（MOSFET、IGBT、SiC）或需要背面接地的逻辑芯片，固晶银胶必须同时建立低阻抗的电学与热学通道。峻茂的半导体级固晶银胶在特种环氧基体里高密度填充纳米/微米级片状银粉，固化后形成连续的电子逾渗网络，剪切强度做到 10 MPa 以上（按 GB/T 7124 与 MIL-STD-883 Method 2019 双轨验证）。银片之间的搭接密度决定体积电阻率，树脂骨架的交联密度决定界面在冷热循环中的应力松弛能力，两者得一起设计。只堆银含量会把体系推到脆性一侧，冷热冲击一来，界面会先于焊点开裂。

导电之外的第二个问题是热淤积。高功率芯片的热量导不出去，热斑(Hot Spot)和热失控就会跟着来。峻茂的特种导热胶靠各向同性导热晶格加多峰粒径级配搭出连续声子通路，导热系数覆盖 4-60 W/m·K（按 ASTM D5470 测试），把高热通量从管芯底部快速导出。导热和导电在一套体系里并不矛盾：同一套填料骨架可以同时承担载流子输运和声子输运，这也是峻茂功率界面材料的配方主线。

管芯绝缘：寄生电容与漏电流

管芯绝缘胶要解决的是混合信号芯片、多层堆叠存储器（例如 3D NAND）和射频(RF)器件的可靠性。很多裸晶背面虽然没有有源电路，但硅本身是半导体，一旦与带电位直接接触，就很容易形成寄生电容或者基底漏电流，导致高频信号失真和逻辑门误翻转；在开关频率更高的 AI 加速器与射频前端上，这条路径会直接压缩信号裕度。我们在客户现场拆过的基底漏电案例里，多数问题并非绝缘胶本身击穿，而是点胶覆盖的边界没有留足沿面距离。

峻茂管芯绝缘胶用高纯度特种环氧体系，固化后体积电阻率在 10¹⁴ Ω·cm 以上（按 ASTM D257 测试）。这层绝缘体还兼做刚性硅片与铜框架之间的低模量应力缓冲区，吸收两者 CTE 失配引入的机械剪切力，抑制管芯受热时的隐性微裂纹(Micro-cracking)。绝缘和导热在这类界面上互相牵制：高纯度树脂换来漏电流抑制，却几乎不贡献热传导，所以背面接地的功率芯片和背面绝缘的模拟芯片，往往要落在两套完全不同的填料体系里。

点胶流变学：溢胶、BLT 失控与芯片倾斜

工艺难点集中在高速固晶机的点胶动作上。胶液触变性设计不合理，芯片下压瞬间就会发生严重的毛细溢胶，树脂一旦爬到芯片表面的铝垫上，后续引线键合(Wire Bonding)就会因为表面污染出现不粘或者虚焊。

控制的核心是触变指数（TI 值）和屈服应力：保证挤压之后胶水边界能停住，把 BLT 压在 15-25 μm 这条很窄的公差带里，同时防止芯片倾斜(Die Tilt)。我们复核过多条固晶线的切片影像，反复看到同一个信号, BLT 一旦逼近 25 μm 上限, X-Ray 影像里就容易出现轻微 Die Tilt，这也是固晶工序最常见的返工诱因之一。换到面积更大的 AI 芯粒上，同样的公差会被放大成更明显的倾斜和热阻梯度，所以 BLT 控制在高算力封装里已经从工艺细节升级成良率门槛。

车规 SiC/IGBT 功率模块的固晶热管理

以 EV 电驱逆变器里的 SiC MOSFET 功率模块为例，结温在持续大电流下经常突破 175 °C，裸晶底部需要一条热阻极低的散热通路。峻茂 20 W/m·K 级导热结构胶在这里当热桥用：Tg 195 °C、CTE 28 ppm/°C、粘接强度 22 MPa，长期耐温 −45 至 280 °C，把热通量从碳化硅芯片高效导入陶瓷覆铜基板。经 TC500（−40 至 125 °C）温度循环和 HTSL 1000 h(190 °C)热老化后，强度保持率维持在 95%；双 85(85 °C/85% RH)1000 h 湿热老化后，剪切保持率仍有 82%。

同一位置的候选材料其实排成一条梯队。焊料热阻最低，但熔点封顶，无铅焊料在 175 °C 结温下的蠕变已经不能忽略；导电胶工艺温和，可点胶可印刷，代价是导热系数受限；烧结银能把导热推到百 W/m·K 量级，接近金属银，适合热流密度更高的模块，但工艺窗口明显更窄，需要额外压力或更高的致密化温度，还要评估银迁移风险和基板镀层兼容性。选型的落点，是结温、热流密度、产能节拍与全寿命验证四项约束在这个具体模块上的交点，而不是导热系数的单点比较。无论走哪条路线，可验证性和热通路本身同样重要：AEC-Q100 与 JEDEC 温度循环决定这份材料能不能被写进车规全寿命考核，数万次启停冷热冲击，正是把选型偏差最终暴露成分层的那道筛子。

引线键合后的包封防护：金线偏移与包封胶的高分子热力学

管芯粘接完成后，通过金线、铜线或铝线把芯片焊盘与引脚连起来。这些直径只有 15-30 μm 的键合线极其脆弱，必须用环氧树脂做局部或整体塑封保护，提供物理与化学的双重防御。

流体冲击与金线偏移的物理控制

这是包封工艺里破坏性最强的失效之一。高粘度液态环氧点到芯片上方时，流体波前会对极细键合线施加流体动压；冲击力一旦超过金属线的屈服强度，金线就会弯曲变形，甚至相互触碰，造成灾难性的短路(Wire Sweep Shorting)。

峻茂 Glob Top 包封胶的配方逻辑，是在室温下保持适当粘度抑制漫流，接触预热（约 80 °C）的基板后粘度呈指数级下降，在低剪切率下完成对金线阵列的包覆，把流体拖拽力压到键合线屈服强度以下。对细间距、长跨距的键合线，触变恢复速率比初始粘度更关键：恢复太快会在填充完成前形成流阻，恢复太慢就会溢流到相邻焊盘。跨距越长、线弧越高，波前作用在单根线上的力矩越大，所以高密度器件的点胶顺序通常从远离排气口的一侧起胶，让波前单向推进，而不是多向夹击。

高 Tg 与耐回流焊防护

半导体器件封装完成后，还要经历 260 °C 的 SMT 回流焊冲击。包封胶的玻璃化转变温度(Tg)偏低时，高温下胶体会急剧膨胀（CTE 突变），把键合线从焊盘上拉脱(Lifted Bond)。

峻茂耐高温包封体系靠高交联密度的酚醛环氧网络，把 Tg 提到 160-260 °C（按 DMA 实测），在高温区间保持尺寸稳定性和刚性，为互连结构提供物理锚固。底部填充方向也配了 Tg 155 °C 的高性能方案，以及耐高温的芯片模组临时粘接胶。

包封形态的工程选择：Glob Top、MUF 与局部点胶

不同封装架构对应不同的包封形态。引线键合类器件多用 Glob Top 局部点胶，优先满足低应力和高 Tg；球栅阵列(BGA)与芯粒模组则更多采用塑封料(Molding Compound)整体包封，其中模塑底部填充（MUF, Molded Underfill）把包封和底部填充合并到一道工序，用一部分流动性换更高的产出节拍和结构刚性。散热要求苛刻的功率模组，峻茂同时提供导热型包封与结构粘接方案，把热管理和机械防护收敛到同一材料层。选型的落点不在形态本身，而在这种形态下界面承受的主导应力类型。

倒装芯片(Flip-Chip)与先进异构集成：底部填充的毛细流体力学

在 SiP、CPU/GPU 及高频通信模块中，引线键合已经满足不了 I/O 密度与传输速率要求，倒装芯片(Flip-Chip)成为主流：芯片正面朝下，通过数百至数千个微米级锡球直接与基板连接，互连长度被压到最短，全部热机械应力则集中到焊点阵列上。

硅与基板的 CTE 失配：焊球先疲劳

硅芯片（CTE ≈ 2.6 ppm/°C）与有机基板（CTE ≈ 15-20 ppm/°C）在热循环中的膨胀差很大。不加干预的话，全部热机械剪切力都要由微小锡球承担，很容易诱发金属疲劳裂纹，裂纹沿焊球与铜焊盘界面扩展，最终造成开路。

峻茂底部填充胶(Underfill)的核心使命是应力耦合：靠毛细作用填满芯片底部的所有空隙，固化后形成高模量交联结构，把芯片、锡球与基板锁定为整体受力体系，将锡球上的局部剪切应力转化为整体结构应变，让倒装芯片的热循环寿命提升 10-50 倍（按 JESD22-A104 温度循环试验评估）。所以选型不能只看 Tg 高低，必须把 Tg、CTE 与模量放进同一坐标系评估，三者匹配才是应力耦合成立的前提。峻茂低 CTE 底填把 CTE 收敛到约 13 ppm/°C，并在 −55 至 150 °C 区间维持平台化的模量曲线，避免温变过程中的模量突变形成应力尖峰。

毛细渗透与气泡截留：Washburn 模型能解释什么

在微凸点节距进入百微米量级、间隙高度压到 50 μm 以下的极微空间里，胶液完全依赖表面张力驱动的毛细管流动。填充行为的定量标定来自 Washburn 模型：填充时间大致与流动距离的平方和粘度成正比，与间隙高度、表面张力及接触角余弦成反比。这条关系解释了两个反直觉的现场现象：芯片边长翻倍，填充时间要按四倍量级重估；把间隙从 50 μm 收到 20 μm，单靠降低粘度往往救不回来，必须同时调整填料级配与润湿性。

气泡是这条链路的第一诱因。点胶路径（例如 I 型、L 型）设计错误，或者胶水表面能不匹配，会让流动波前不均匀，在芯片中心或凸点边缘卷入微气泡；这些气泡在后续受热时膨胀，挤压相邻锡球并改变局部应力分布，最终诱发短路或界面分层。峻茂底填胶选用专用表面活性剂调控表面张力，让流体在凸点阵列中维持平滑推进前沿，实现无气泡致密填充。我们复盘过的底填气泡案例里，根因大多落在点胶路径而不是配方本身：凸点节距越窄, I 型路径越容易在中心汇合处卷气，切换为 L 型或 U 型路径往往立竿见影。大面积 AI 芯粒还要同步匹配真空辅助固化与基板预热曲线，把空洞率压到 0.1% 以下；同时要注意最小间隙与最大填料粒径的比值，工程经验通常要求前者不低于后者的三到五倍，否则窄缝处的填料堆积会自己制造空洞。

CoWoS 与 HBM4：应力在更大面积上重排

AI 训练与推理服务器里的 CoWoS 类先进封装，把多颗计算芯粒与高带宽存储器(HBM)并排集成在硅中介层上, Die 与 Interposer 之间的 CTE 失配被数十万颗微凸点放大。HBM4 把接口宽度提到 2048-bit, Base Die 换成 4 nm 逻辑工艺，量产件速率从 JEDEC 基线的 8 Gbps 推到 11.7 Gbps、上限 13 Gbps，单堆叠带宽站上 3.3 TB/s 量级。堆叠体内的硅通孔以万计，底部微凸点也以万计，存储与逻辑芯粒的热机械耦合比以往任何一代都更紧。

功耗侧的推力同样落在这层界面上。单封装功耗已经进入千瓦级，晶圆厂的路线推演还在往更高量级走，散热架构随之转向液冷：热量必须在封装内部就被摊平，而不是留给冷板去追。

峻茂低 CTE（约 13 ppm/°C）底部填充胶在这里承担结构黏结作用，用 Tg、CTE 与模量的全温域匹配，把局部剪切应力转化为整体可承受应变；需要同时主动散热的高算力场景，导热型底填则把底部填充从被动填充升级为主动导热，为千瓦级芯片的长期热稳定性兜底。800 V 高压直流供电和直接芯片液冷的机架架构下，底填层还要承受更陡的温度梯度，低模量区间的阻尼能力因此更关键。

面板级封装与玻璃基板：界面化学被换了一遍

封装尺寸的扩张正在改写底填与固晶的边界条件。单封装里同时容纳多颗计算芯粒和十余组 HBM4 堆叠之后，界面数量成倍增长，留给每一层的应力预算被摊薄，翘曲(Warpage)也从次要问题升为一阶约束。载具形态把同一条约束再推一步：圆形晶圆在大尺寸封装上的面积利用率通常落在六成上下，面板级封装(PLP)改用矩形面板可以抬到九成量级，代价是更大跨度上的 CTE 失配与 RDL 层数累积。

玻璃芯基板与玻璃中介层是同一方向上的另一条路线。它把有机芯层换成可调 CTE 的玻璃，翘曲控制和高频介质损耗同时改善，玻璃通孔(TGV)替代部分硅通孔。但界面化学整个换了一遍：玻璃表面平滑，与金属层结合力弱，偶联体系必须重新设计，固化收缩与低模量缓冲也要同步调，否则界面会在焊点之前先失效。脆性还带来第二重代价，打孔与金属化环节产生的微裂纹会沿界面扩散，良率损失最终仍记在界面这一栏。面板级封装的大面积热压合又要求胶层在低压下完成致密填充，峻茂在面板级封装与玻璃基板配套材料上的方向，正是围绕低模量缓冲、低收缩、低释气与界面偶联四项约束展开。

点胶工艺：胶水参数之外的另一半

在客户现场，我们见过太多次同一种情况：配方完全合格，良率却卡在点胶这一环。半导体封装链条里，点胶的稳定性直接决定最终封装良率，而它往往超出胶水本体的单一参数边界。

非牛顿流体的触变崩塌与时间依赖

半导体胶水都是高度填充的非牛顿流体。长时间连续点胶过程中，填料沉降或者环境温度的微小波动，都会让粘度漂移。这就要求点胶系统具备实时闭环重量校准和胶阀恒温控制，同时配方本身要有很长的点胶寿命和流变稳定性。对多峰粒径级配的高填充体系，填料沉降速度和基体屈服应力必须同时标定，否则同一个料号在班次首尾会走出不同的 BLT。

压电喷射阀的高频剪切与卫星胶滴

为了满足高 UPH（每小时产出），现代封装大量采用非接触式压电喷射点胶。撞针以数百赫兹的频率击打胶液，产生极高剪切率。胶水的高分子链段弹性不足时，液滴断裂瞬间会甩出微小卫星飞溅物，污染周围裸露的传感器或金属 Pad。这需要从合成底层把分子量分布严格窄化，让弹性响应时间压到喷射周期的十分之一以内。当单滴胶量收敛到纳升区间、喷射频率升到千赫兹量级，胶液的瞬态流变响应和点胶嘴材质会一起决定胶量稳定性。氧化锆增韧氧化铝(ZTA)陶瓷嘴，就是针对高填料胶液耐磨性和流道一致性设计的执行端方案。

封装胶选型速查

把前文机理压缩为工艺环节与选型窗口的对应关系，供评审阶段直接核对:

热阻、收缩与模量，没有单项最优

从最基础的引线框架到 3D 异构集成，半导体封装说到底是在纳米与微米尺度上和热力学、流体力学持续博弈。一个参数做到极限不难，难的是它和另外两个参数在同一套配方里不打架。

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峻茂新材料(SCITEO)在环氧树脂的合成改性上积累了一条完整链路，产品方向覆盖管芯绝缘的电学封锁、抗金线偏移的流变学控制，以及倒装芯片的深层毛细渗透。车规功率模块的热桥设计、AI 算力芯片的应力再分配，落到评审桌上都是同一类问题：热阻、收缩与模量三者的协同取舍，而不是某个孤立数值的高低。

把视线再往前推一步，封装的下一个形态已经在成形：HBM4 靠堆叠层数与 Base Die 逻辑工艺继续上量，光电共封装(CPO)把光引擎和交换 ASIC 放进同一基板，玻璃芯基板与面板级封装迈入商业供样与试点线验证。界面的数量只会更多，每一层留出的余量只会更薄，玻璃、铜与高分子之间那条十几微米厚的过渡带，仍将是决定封装能否量产的地方。

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