半导体芯片封装胶水怎么选？从 Die Attach 到倒装芯片 (Flip-Chip) 用胶白皮书
金线偏移短路与微隙气泡缺陷：峻茂高 Tg 封装与低应力底层填充指南
摘要 (Abstract)：
摩尔定律的演进已从单一的硅片微缩转向 2.5D/3D 异构集成(Heterogeneous Integration)。在半导体封装制程中，裸晶(Bare Die)与基板之间的互连界面正承受着极其严苛的热力学与机械应力考验。传统的封装材料在面对高频冷热冲击时，极易诱发芯片翘曲、引线断裂及界面分层。本文深入半导体封装的核心物理链路，系统解构了从管芯粘接(Die Attach)的导电/绝缘双轨需求，到引线键合后的包封防护，再到倒装芯片(Flip-Chip)底部填充(Underfill)的毛细流体力学。结合峻茂新材料(SCITEO)的全谱系半导体级电子胶水矩阵，本文明确指出了点胶工艺在控制 BLT（胶层厚度）、抑制毛细溢胶及消除微气泡方面的绝对工程标准。
核心参数对比
下表对比了峻茂半导体封装胶与行业常规封装胶的关键性能：
| 参数 | 峻茂方案 | 行业常规 | 测试标准 |
|---|---|---|---|
| BLT（胶层厚度）控制 | 15-25 μm | 30-50 μm | X-Ray |
| 固化体积收缩率 | <0.06% | 1-3% | ASTM D2566 |
| 导热系数范围 | 4-60 W/m·K | 1-3 W/m·K | ASTM D5470 |
| 管芯绝缘体积电阻率 | >10¹⁴ Ω·cm | 10¹²-10¹³ Ω·cm | ASTM D257 |
| Tg（玻璃化转变温度） | 160-260 °C | 80-150 °C | DMA / DSC |
| Underfill Tg | 155 °C | 80-120 °C | DMA |
| Die Attach 剪切强度 | ≥10 MPa | 5-8 MPa | GB/T 7124 |
| 焊球热循环寿命提升 | 10-50 倍 | 基准 | JESD22-A104 |
一、 晶圆切割与管芯粘接：热、电与应力的底层博弈
半导体封装的第一步是将切割后的脆弱裸晶(Die)物理固定在引线框架(Leadframe)或有机基板上。这一步的界面材料选择，直接决定了芯片的电气隔离性、热通量传导与机械存活率。
1.1 导热与导电的物理双通：银粉逾渗网络（导电胶/导热胶）
对于功率器件（如 MOSFET、IGBT）或需要背面接地的逻辑芯片, Die Attach 过程必须建立极低阻抗的电学与热学通道。峻茂半导体级导电胶通过在特种环氧树脂基体中高密度填充纳米/微米级片状银粉，在固化后形成连续的电子逾渗网络，剪切强度达到10 MPa以上（按 GB/T 7124 测试）。 在满足导电的同时，高功率芯片的热淤积是致命的。峻茂特种导热胶通过搭建各向同性的导热晶格适配了4-60 W导热系数（按 ASTM D5470 测试），实现高热通量转移，防止热量在管芯底部聚集引发热斑(Hot Spots)与热失控。
1.2 管芯绝缘(Die Insulation)的绝对刚需：寄生电容与漏电流封锁
在半导体封装工程中，管芯绝缘绝不是一个“可选”的边缘需求，而是决定混合信号芯片、多层堆叠存储器（如 3D NAND）以及射频(RF)器件生死存亡的绝对刚需。
物理根源： 许多裸晶的背面虽然没有有源电路，但由于硅是半导体，如果直接与带有电位的引线框架基岛接触，极易产生寄生电容或基底漏电流，导致高频信号严重失真或逻辑门误翻转。
峻茂对策： 峻茂管芯绝缘胶采用了极高纯度的特种环氧树脂体系。其在固化后提供高达 >10^14 Ω·cm 的体积电阻率（按 ASTM D257 测试）。更关键的是，该绝缘层充当了刚性硅片与铜框架之间的低模量应力缓冲区，吸收了两者 CTE 失配带来的巨大机械剪切力，防止管芯在受热时发生隐性微裂纹(Micro-cracking)。
1.3 Die Attach 过程中的点胶流变学坍塌（溢胶与 BLT 失控）
工艺挑战： 在高速固晶机点胶时，若胶液触变性设计不合理，芯片下压瞬间会发生严重的毛细溢胶。溢出的树脂会爬升至芯片表面的铝垫，直接导致后续的引线键合(Wire Bonding)因表面污染而发生“不粘”或虚焊。 物理控制： 必须通过严格控制胶水的触变指数（TI 值）和屈服应力，确保挤压后胶水边界绝对静止，并将 BLT胶层厚度精确控制在 15 – 25μm 的极窄公差内，防止芯片倾斜(Die Tilt)。以我们的产线经验, BLT 一旦逼近 25μm 上限，切片后的 X-Ray 照片里往往就能看到轻微的 Die Tilt，这几乎成了固晶工序最常见的返工原因。
二、 引线键合后的包封防护：金线偏移与高分子热力学
管芯粘接完成后，通过金线、铜线或铝线将芯片焊盘与引脚连接。这些直径仅有 15-30μm 的键合线极其脆弱，必须使用环氧树脂胶进行局部或整体塑封保护以提供物理与化学的双重防御。
2.1 流体冲击与金线偏移(Wire Sweep)的物理控制
工艺挑战： 这是包封工艺中最具破坏性的物理失效。当高粘度的液态环氧树脂被点注到芯片上方时，流体的波前会对极细的键合线产生巨大的流体动压。如果冲击力大于金属线的屈服强度，金线会发生弯曲变形甚至相互触碰，导致灾难性的短路(Wire Sweep Shorting)。 流变学标定： 峻茂 Glob Top 包封胶的配方逻辑是在室温下保持适当的粘度以防止漫流，但在接触到预热（如 80 °C）的基板时，粘度呈指数级下降（低粘度化），如同水流般轻柔地包裹住金线网络，彻底消除流体拖拽力。
2.2 抵御后续工序与终端服役的绝对屏障：高 Tg 与耐高温防护
半导体器件在封装完成后，还需经历 260 °C 的 SMT 回流焊高温冲击。如果包封胶的玻璃化转变温度(Tg)过低，在高温下胶体会急剧膨胀（CTE 突变），将键合线从焊盘上硬生生拉断(Lifted Bond)。
峻茂耐高温胶体系通过构建高交联密度的酚醛环氧网络，将 Tg 点有效提升至 160 °C-260 °C（按 DMA 实测）。在高温区间保持卓越的尺寸稳定性与刚性，为脆弱的互连结构提供不可撼动的物理锚固。而针对底部填充胶Underfill，峻茂也适配了Tg155 °C的超高性能值，耐高温款的芯片模组临时粘接胶。
三、 倒装芯片(Flip-Chip)与先进异构集成：底部填充(Underfill)的毛细流体力学
在 SiP、CPU/GPU 及高频通信模块中，引线键合已无法满足 I/O 密度和传输速度的要求，倒装芯片(Flip-Chip)技术成为主流。芯片正面朝下，通过成百上千个微米级的锡球直接与基板连接。
3.1 CTE 失配引发的焊球疲劳断裂
硅芯片（CTE ≈ 2.6）与有机基板（CTE ≈ 15-20）在热循环中存在巨大的膨胀差。如果不加干预，所有的热机械剪切力将由微小的锡球承担，极易引发金属疲劳裂纹。
峻茂底部填充胶(Underfill)的核心使命是“应力耦合”。它通过毛细作用填满芯片底部的所有空隙，固化后形成一个高模量的坚韧结构，将芯片、锡球和基板牢牢锁定为一个整体。这将锡球上的局部剪切应力转化为整体的结构应变，使倒装芯片的热循环寿命呈指数级提升，通常提升 10-50 倍（按 JESD22-A104 温度循环试验评估）。换言之, Underfill 的选型不能只盯 Tg 高低，必须把 Tg、CTE 与模量放在一起看，三者匹配才是应力耦合成立的前提。
3.2 底部填充的点胶工艺挑战：微隙渗透与气泡截留
流体力学极限： 在 Bump 间距小于 130μm、间隙高度小于 50μm 的极微空间内，胶液完全依赖表面张力驱动的毛细管流动。
气泡致命性： 点胶路径（如 I 型、L 型）设计错误或胶水表面能不匹配，会导致流动波前不均匀，在芯片中心或 Bump 边缘卷入微气泡。这些气泡在后续受热时会膨胀，导致相邻锡球被挤压短路。 峻茂方案： 峻茂 Underfill 胶液选用了特殊表面活性剂调控表面张力，确保流体在复杂的 Bump 森林中维持平滑的推进前沿，实现 100% 无气泡致密填充。我们处理过不少 Underfill 气泡客诉，多数问题出在点胶路径而非配方——Bump 间距越窄, I 型路径越容易在中心汇合处卷气，换成 L 型或 U 型路径往往立竿见影。
四、 尖端半导体点胶工艺，胶水性能参数外的思路
在半导体封装链条中，点胶工艺的稳定性直接决定了最终的封装良率。
非牛顿流体的触变性崩塌与时间依赖： 半导体胶水均为高度填充的非牛顿流体。在长时间的连续点胶过程中，填料的沉降或环境温度的微小波动，都会导致胶水粘度发生漂移。这要求点胶系统必须具备实时的死循环重量校准与胶阀恒温控制，而胶水配方必须具备极长的点胶寿命与流变稳定性。 压电喷射阀的高频剪切与卫星胶滴： 为了满足高 UPH，现代封装广泛采用非接触式压电喷射点胶。撞针以数百赫兹的频率击打胶液，产生极高的剪切率。如果胶水的高分子链段弹性不足，在液滴断裂瞬间会产生微小的“卫星飞溅物”，污染周围裸露的传感器或金属 Pad。这需要在胶水合成底层对分子量分布进行极其严格的窄化控制。
五、 结语：微观界面科学
从最基础的引线框架到代表人类制造极限的 3D 异构集成，半导体封装的本质，是在纳米和微米尺度上与热力学和流体力学进行的残酷博弈。单纯追求单一参数的胶粘剂早已无法适应复杂的失效链条。峻茂新材料(SCITEO)通过对环氧树脂的深度合成改性，从管芯绝缘的电学封锁，到抗金线偏移的流变学控制，再到倒装芯片的深层毛细渗透，构建了全链路的半导体级特种高分子材料矩阵。本文系峻茂技术原创，未经授权禁止转载。
附录：研发工艺工程用胶问题索引 (FAQ)
在 Die Attach 过程中，为什么极力要求将 BLT（胶层厚度）控制在 25μm 以内，且不能有芯片倾斜？
物理意义有两点：首先，胶层过厚（峻茂体系将 BLT 控制在 15-25 μm）会大幅增加热阻，使芯片核心区热量无法有效向下传导至引线框架，引发热失效；其次，在多芯片堆栈(Stacked Die)或需要精确光轴的主动对准工艺中，微米的 Die Tilt 会在 Z 轴累积巨大的几何误差，直接导致上层芯片引线键合失败或光学信号严重失焦。
环氧树脂 Glob Top 包封胶在固化过程中，如何避免对脆弱金线产生残余拉应力？
关键在于把固化收缩率压到极低，避免残余应力。高分子热固化交联必然伴随体积收缩，收缩率过大时，固化后的胶体像紧绷的网持续对金线施加张力，在后续高低温循环中极易导致金线在球焊点或楔形焊点处疲劳断裂。峻茂通过有机-无机杂化预聚物设计，将收缩率压制在 <0.06%，实现零应力包封。
Flip-Chip 底部填充胶的 Tg 点（玻璃化转变温度）是越高越好吗？
不是越高越好, Tg 必须与芯片及基板的热机械行为匹配。高 Tg 意味着高温下保持高模量，若 Tg 极高但 CTE 不匹配，在回流焊等极端高温下过于刚性的 Underfill 无法吸收热应变，反而撕裂 Low-K 介电层（White Bump 缺陷）。因此高阶封装材料强调 Tg、CTE 与模量在全温域内的匹配平衡。