半导体级导电银胶固晶选型：粘接力、体积电阻率与导热协同，及树脂渗出、空洞与银迁移防控

摘要 (Abstract)

焊锡膏的能力边界这几年越来越清楚。节距收到 0.65 mm 以下，锡膏印刷开始连桥、空洞率不好控; MEMS、薄膜电容、已经贴装完成的模组这类受不了 230 °C 以上回流温度的器件，干脆进不了回流炉。导电银胶（ECA, Electrically Conductive Adhesive）以无铅配方、低工艺温度和足够的机械强度补上了这段空白，如今在芯片固晶(Die Attach)、精密石英晶振、MEMS 传感器与功率模块互连上属于常规选项。

但选型逻辑不能只看单点指标。体积电阻率并不是越低越好，这一层在数据手册上完全看不出来：粘接力、体积电阻率、导热率与离子纯度之间是真实的取舍关系，把任何一项单独推到极限，代价往往要到功率循环、温湿度偏压或高温老化阶段才显现。

参数之间如何彼此牵制，是第一部分的重点；之后回到点胶与固化的现场，逐项拆解树脂渗出、界面空洞与银迁移三类量产缺陷的成因与对策，最后收在一张可对照的选型表。文中数据来自峻茂新材料(SCITEO)的导电银胶与烧结银体系，以及其在半导体封装客户的批量验证。

核心参数对比

三类体系的参数放在一起看更直观:

峻茂导电银胶体系目前有四个稳定方向:

• 加温固化银胶：初始剪切强度 19 MPa(GB/T 7124), Tg 140-195 °C, CTE <30 ppm/°C，适配高 UPH 量产节拍。
• 低温固化银胶：60-80 °C 固化，兼容薄膜电容、柔性基板与 MEMS 等热敏组件。
• 高导热银胶：导热系数 5-60 W/m·K(ASTM D5470)，面向 LED 光电、汽车电子与功率器件。
• 烧结银：体积电阻率 2×10⁻⁶ Ω·cm、导热系数最高 280 W/m·K（压力辅助烧结档位, ASTM D5470），处于烧结银量产体系的上限区间。

峻茂导电银胶的高端精密应用场景

焊锡的高温会伤到热敏器件，含铅配方又过不了环保法规，这两个约束把不少工艺推向了导电银胶。工艺适配性之外，电气与机械性能能同时成立而不是此消彼长，才是它在下面几类高精度场景里长期缺少替代方案的原因。

半导体芯片封装(Chip Packaging / Die Attach)

固晶(Die Attach)工序要用导电银胶把裸芯片(Die)固定在引线框架(Leadframe)、QFN 或 BGA 基板上。芯片背面通常带镀银或镀金层，胶层因此同时承担机械固定、欧姆接触与背部散热三重职能；晶圆级(Wafer-Level)固晶把同一道工序提前到切割之前，对胶层一致性、无空洞填充与低固化收缩的要求只会更严。对 SiC、GaN 这类第三代半导体（宽禁带）功率器件来说，背面导热效率直接决定结温上限与功率循环寿命。

以 SiC 功率模块为例。裸片结温可以轻易越过 175 °C，而 SiC 约 4.2 ppm/°C 与铜基板约 17 ppm/°C 的 CTE 失配，会把每一次功率循环都转换成固晶层的往复剪切应力，常规 ECA 在数百次循环后便出现界面微裂纹与热阻攀升。应力本身消不掉，可行的方向是把它摊到整个界面而不是集中在局部微凸点：峻茂把高 Tg(140-195 °C)、低 CTE(<30 ppm/°C)与低固化收缩收进同一个加温固化体系，出发点正在这里，固晶层因而能在模块级功率循环(PCsec)与温度循环验证中保持粘接与导热稳定，为车规与工业功率模块留下可验证的界面余量。

先进封装整体在向异构集成迁移。CoWoS-L 用局部硅桥承载多颗计算芯粒，面板级封装(CoPoS)把圆形晶圆换成方形玻璃或有机载板，以换取更大的可用面积。混合键合(Hybrid Bonding)的落地节奏也在被重新校准：JEDEC 把 HBM4 堆叠总高上限放宽到 775 μm 之后, 16-Hi HBM4 仍以微凸点加模塑底填(MR-MUF)为主，铜对铜混合键合被推到 HBM4E 乃至 HBM5；真正在加速的是逻辑芯粒一侧, SoIC 类键合节距已从 9 μm 收到 6 μm 并向 4.5 μm 演进。无论走哪条路线，固晶互连都被推向更窄节距与更低热阻：键合层厚度(BLT)要压到 25 μm 以下，同时在大面积裸片下维持无空洞填充与低接触热阻。填料级配与流变设计，就是围绕这个约束反复迭代的。

精密石英晶振(Crystal Oscillators)

晶振的选型难点在于石英晶片本身就是应力敏感元件。谐振频率由晶片几何尺寸与预应力共同决定，固晶层的固化收缩、模量与热膨胀系数都会以应力形式写进这份预应力：石英与陶瓷基座的 CTE 相差 3-5 ppm/°C，温度循环产生的剪切应力会让谐振阻抗(ESR)与品质因数（Q 值）漂移，频率温度特性(TCF)随之偏离出厂标定。客户现场的工艺问题也集中在这条链上：点胶量偏大或胶点偏心让晶片受力不对称，表现为同批频率离散；升温速率过快，胶层在收缩阶段把应力锁住，老化率（ppm/年）明显抬高；胶体沿晶片边缘爬升（爬胶）改变等效质量，频率直接偏移，严重时电极接触异常。把界面应力与固化位移控制下来，是这一侧与导电通路同等重要的交付项。

峻茂在这一侧的型号给出 18 MPa 的室温芯片剪切强度(MIL-STD-883 Method 2019)，并在晶片周边留出足够的点胶与固化位移余量；机械固定与界面应力同时受控，长期老化频率稳定度才有保障。

传感器件与汽车电子(Sensors & Automotive)

引擎舱内的温度跨度是 −40 °C 到 150 °C 以上，宽温域要的是胶体在两端都保持稳定的储能模量与低应力特性，否则界面会在热冲击中因内应力累积而剥离。峻茂 Tg 195 °C 一档负责高温端的连续工作，耐低温型号则要顶住 −70 °C 的极寒。压力、加速度与电流传感器还额外在意温漂，低应力、低吸湿的配方能明显压低零点漂移；同一颗传感器往往要同时通过 AEC-Q 温度循环与湿热偏压，宽温与耐湿这两件事没法分开做。

印刷工艺与大批量贴装(Printing & High-Volume Assembly)

在 SMT 大批量贴装与厚膜丝网印刷工艺中，导电银胶的可操作时间(Pot Life)与固化窗口直接决定产线节拍与排程灵活性。印刷型导电银胶把室温可操作时间做到 48 小时以上，印刷、贴片与固化因此能在不打断节拍的前提下灵活排程；同一料号覆盖 60-150 °C 的固化窗口，兼容不同基板热容与固化炉型。需要低温慢固化保护热敏基板，还是高温快固化把 UPH 拉起来，按产线实际情况选即可，不必为了迁就工艺窗口在多个料号之间反复换线，换线损耗与窗口失配往往比材料本身的价差更贵。

AI 算力与光电互连(AI Compute & Photonic Interconnect)

单芯片热设计功耗跨过 500 W 之后，封装局部热流密度会超过 1000 W/cm²，导电与导热不再是可以分开优化的两项指标，同一套填料骨架必须同时承担两件事。供电侧的改动更直接：NVIDIA 与 Google、微软通过 OCP 推进的 800 V 高压直流(HVDC)架构，兼容 MGX 的 800 VDC 电源机架已经进入落地排期，兆瓦级 Kyber 机架紧随其后；配电链路一简化，留给界面材料的电绝缘与热稳定余量反而被压缩。光电侧同样在收紧：光电共封装(CPO)把交换芯片与光引擎放进同一封装体，交换 ASIC 结温可达 105 °C，而 InP 激光器的工作上限通常只有 70-85 °C，外置激光源(ELS)方案因此成为主流，激光芯片在 COS/COC 与 ELSFP 模块内部仍要靠固晶层把热量导走。这类界面要的是低体积电阻率、高导热与低释气三者同时成立，而且最好由同一套填料骨架一次给出，这也是峻茂高导热银胶与烧结银两条线共用一套粉体级配逻辑的原因，高频开关下的信号完整性与结温控制才留得住余量。

高端传感器与机器人触觉感知(Flexible Sensors & Robotic Tactile Sensing)

柔性电容式压力传感器把电极从硬板搬到了 PI、PET 或 PDMS 薄膜上，用丝网印刷的叉指银电极做出贴合曲面的电容阵列。机器人灵巧手走的是同一条路，而且走得更快：当前的整手触觉方案已把指尖、指腹与掌心分区配置，单根指尖的触觉点位进入千级，合力分辨力做到 30 mN 量级，柔性电子皮肤的力分辨力则在 10 mN 量级，接触寿命要求提到百万次。这对银电极的要求与固晶恰好相反：电极要在上万次弯折循环后保持电阻稳定，因为电极电阻一旦随形变漂移，就会改写 RC 时间常数、污染电容读出，动态采样时微弱差分信号最先被淹没。柔性基板的热预算又很低，固化温度必须压在基材耐温之下，电极与 PDMS、硅胶的界面还要在反复形变中不剥离、不析气。触觉传感器的精度上限，最终落在电极的机电一致性上。

四大核心参数的底层逻辑

数据手册上的每个数字背后都对应一套物理或化学机制。只有把它放回失效现场，取舍才有依据。

粘接力：界面剪切强度与热机械应力均衡

固化后界面能被轻易剥离，产线通常直接判为"胶不好"。更准确的说法是粘接力不足有两种表现：一种是材料分层，另一种是银粉与树脂基体之间脱粘。破断面位置能直接区分两者：界面断裂要先查表面处理与润湿，内聚断裂则要回到配方与固化度。

芯片封装里最强的失效驱动力来自 CTE 失配。硅芯片（CTE 约 2.6 ppm/°C）与铜引线框架（CTE 约 17 ppm/°C）差得很远，热循环会在导电胶层内积累往复剪切应力。Tg 与模量设计不当时，应力无处释放，界面处先萌生微裂纹，接着是粘接失效与电阻瞬时飙升。大面积裸片更麻烦，应力会在胶层内形成梯度，边缘区域的剪切集中度明显高于中心。

加温固化体系的做法是高 Tg(140-195 °C)配低 CTE(<30 ppm/°C)，再用银粉级配把固化线性收缩率压到 0.3% 以下(ISO 2577)：收缩小，界面残余拉应力就低；模量够，剪切应力才能摊到整个界面而不是集中在局部微凸点上。峻茂这一档在给出 19 MPa 初始剪切强度(GB/T 7124)的同时，可通过 JEDEC MSL（湿度敏感等级）与 TCoB（板级热循环）验证，破断路径在老化前后保持稳定。

体积电阻率：渗流阈值与银含量的取舍

"电阻率再低一点"是研发和采购最常提的要求，要求本身没错，问题出在经常被当成唯一方向。

导电胶的导电机制基于渗流理论(Percolation Theory)。银粉在树脂基体中的体积分数越过临界阈值后，银片相互搭接形成连续导电网络，导电能力可用 ρ = R·A/L 表征。微米级银片（传统 ECA）依靠物理接触导电，体积电阻率通常落在 10⁻⁴ Ω·cm 量级；峻茂导电银胶可以把这一数字做到 3×10⁻⁵ Ω·cm(ASTM D257)。

代价在后面。为了追更低的电阻而不断提高银粉比例，树脂含量会被压得过低，粘接力与点胶工艺性一起受损，因为渗流曲线在阈值之上很快进入收益递减区，这句话数据手册上不会写。纳米烧结银(Sintering Silver)因此换了条路径：纳米银颗粒凭借表面能在相对低温下发生冶金熔接，界面接触电阻随之消失，体积电阻率可到 2×10⁻⁶ Ω·cm 量级（四探针法），为高频、大电流互连提供接近纯银的导电性能。再往下走，银包铜(Cu@Ag)粉体在成本与抗电迁移之间取折中，烧结铜(Sintered Copper)则干脆去掉银，代价转移到烧结气氛的氧化控制上。银的电化学活性始终是这条路线绕不开的约束，烧结银在偏压高湿环境中仍需专门的防迁移设计。

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导热率：声子散射与填料级配

聚合物本身不是好的导热体，热量在体系里主要靠晶格振动产生的声子传递。声子在银颗粒与树脂的界面处散射强烈，形成显著的界面热阻，所以导热改性的重点是把声子传输路径接成连续的一条链，而不是单纯堆银。峻茂的导热体系因此分两级：常规 LED 光电与汽车电子用 5-10 W/m·K 的高填充改性银胶(ASTM D5470)；第三代半导体这类大功率发热场景用 20-60 W/m·K 的高导热银胶，通过连续纯银骨架把热流通道打通。烧结银胶的导热系数最高可到 280 W/m·K（压力辅助烧结档位, ASTM D5470），处在烧结银量产体系的上限区间。填料级配、粒径分布与界面偶联共同决定这条链的连续性，导热性能从实验室数值走向稳定量产数据，靠的也正是这三件事。

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离子杂质：电化学迁移与 CAF 生长控制

高温高湿偏压测试(THB/HAST)之后出现短路或腐蚀，根因往往要追到离子杂质。导电胶中游离的氯离子（Cl⁻）、钠离子（Na⁺）、钾离子（K⁺）在电场与水汽的共同作用下发生电化学迁移(ECM)，银离子从阳极溶出、在阴极还原成枝晶，严重时还会诱发导电阳极丝（CAF, Conductive Anodic Filament）沿玻纤界面生长。低离子杂质因此不是"防分层"的附加项，它决定纳米级线宽基板会不会发生不可逆的电化学腐蚀；业界通常按 IC 离子色谱把可迁移离子控制在 10 ppm 以下，并按 IPC-TM-650 方法 2.6.14 在 85 °C/85% RH 与偏压下考核绝缘电阻与枝晶。峻茂在这一环走两头：原料端用电子级提纯树脂与表面钝化银粉把游离离子压低，结构端用低吸湿树脂骨架切断水汽进入胶层的通道。

先进封装工艺中的关键缺陷

导电银胶对配方与产线工艺都很挑剔。量产中最需要设防的是三类缺陷，它们的共同特征是单个点胶位或固化批次的异常会被放大成整批良率损失。

树脂渗出与引线键合失效

固晶完成后，胶里的环氧树脂成分会在毛细作用或表面张力驱动下渗到芯片焊盘周边的镀金层上。这层树脂不导电，后续引线键合(Wire Bonding)时会造成金线虚焊（Non-stick on Pad, NSOP），或者让键合拉力明显下降；铜线键合对焊盘洁净度的敏感度更高，容错窗口比金线更窄。

材料侧的抓手是树脂体系的表面张力与填料润湿性，把树脂渗出（Resin Bleed-Out, RBO）压住；工艺侧还有基板等离子清洗参数与点胶量。渗出量本身与触变结构相关：屈服应力偏低、去掉剪切力后粘度恢复慢的配方，胶点在固化前会先摊开，渗出边界也随之外移。量产定位时先排查基板清洗效果与固化曲线，确认无误再回到胶水配方，通常能以最短路径锁定根因。

界面空洞与不完全固化

X-Ray 检出芯片底部大量空洞，和"导电胶加温后仍是液状、没完全固化"，这两件事经常同时出现，指向的其实是同一条路径。

空洞不只是造成局部热点。它的导热能力接近零，热流被挤到剩余接触面上，局部电流密度与结温同步抬升；空洞边缘又是应力集中源，裂纹往往从这里起。成因除了打胶路径闭合包气，主要是回温过程中凝结的水汽与胶体内部的低分子挥发物。真空铝箔加冷藏包装只解决了一半，另一半是强制室温自然回温、严禁加热强制回温。剧烈温差带来的冷凝水不只留下空洞，还会破坏固化剂体系，表现为固化异常；凡是用烘箱或热水加速回温的批次, X-Ray 复查基本都会检出空洞。验收口径按应用分级：消费与一般工业封装通常放宽到空洞面积占比 10% 以内，高可靠与车规模块收到 5% 以内，高功率与军工口径压到 2% 以内，检测以扫描声学显微镜(C-SAM)配合 X-Ray 判读。大面积裸片还要额外匹配点胶路径与真空辅助固化参数，空洞率才有机会压下来。

银迁移与枝晶短路

高湿与直流电场同时存在时，银离子会从阳极溶解、在阴极析出，长成树枝状结晶，最终导致线路短路。

银的电化学活性较高，在偏压高湿环境下尤其活跃，细间距线路对它的容忍度很低：0.3 mm 间距的银表面在 85 °C/85% RH、数十伏偏压下，几十小时内就能长出可辨识的枝晶。材料侧的抑制手段分三层：银粉表面钝化或包覆、专用防迁移抑制剂、低吸湿树脂骨架。峻茂在特定高可靠性型号中同时用上前两项，把抗偏压高湿测试(THB/HAST)的能力提上去，从而在材料侧抑制枝晶生长，降低细间距线路的电化学迁移风险。

导电互连的下一程

导电银胶这个品类正在被几个更大的趋势重新定义。它们未必都在当下形成订单，但都会改写材料平台的设计重心。

烧结银与烧结铜正在成为功率半导体互连的主流路线。SiC 与 GaN 器件把结温推向 175 °C 以上，传统高铅焊料在环保与耐温两端同时逼近极限。纳米烧结银可在 200-250 °C 无压条件下完成冶金互连，导热系数落在 200 W/m·K 量级；叠加压力辅助烧结后可推到 280 W/m·K(ASTM D5470)，在车规功率模块固晶上已成为主流候选。烧结铜这一侧的推进同样值得关注：抗氧化配方与超细铜粉把压力从早期的数十兆帕降到 10-15 MPa、温度压到 200-250 °C，铜的原料成本远低于银，本征上又不存在银的电化学迁移，代价是要在还原或惰性气氛下完成烧结，全流程的氧化控制不能松。SiC 模块的固晶路线因此出现银、铜并行评估的格局，对材料的离子纯度与界面致密化提出更高要求。

界面热流的量级也变了。高端算力芯片的 TDP 越过 500 W，局部热点热流密度超过 1000 W/cm²，封装内每一个热界面都被压到极限，导电与导热必须由同一套填料骨架同时完成。供电架构同步抬升：800 V 高压直流(HVDC)与直接芯片液冷已进入机架级部署，界面材料要在更高电压平台与更高的液冷回水温度下同时守住电绝缘与热稳定，而这两项要求过去很少落在同一层材料上。

温度域的另一端同样在提新要求。超导量子芯片工作在稀释制冷机的毫开尔文温区，互连要在反复降温到液氦温度的过程中不脆断、不脱层，还要把释气量压到不污染高真空腔体内的光学与超导器件，这对树脂骨架的低温柔顺性与低分子残留控制比常温工况苛刻得多。同一套低温低应力配方逻辑向下延伸到深冷互连，向上则由 500 °C 以上的超高温体系接手。

这几个方向的共同点是：材料平台必须在立项阶段就把两端温区、气氛与洁净度的约束一起纳入配方冗余；等到需求明确再改配方，通常已经错过客户的验证窗口。峻茂把温区两端与界面工艺的余量前置，图的就是让新需求尽量落进已有配方族，而不是从零开发。

固晶导电银胶选型速查

结语

导电银胶的性能由高分子基体、流变调控与粉体冶金三件事共同决定，不是"胶水加银粉"这么简单。从芯片固晶到柔性触觉电极，每一次连接都关系到终端产品的全生命周期可靠性。峻茂新材料(SCITEO)依托半导体封装客户的长期应用数据，提供从室温自干到超高温（500 °C 以上）、从低温固化到高导热与极低电阻烧结的完整系列；交付的不只是材料，还包括从点胶、固化到可靠性验证的全链路工艺支持。

本文系峻茂新材料技术原创，未经授权禁止转载。